Flujo de Diseño FPGA

El flujo de diseño FPGA transforma una descripción de hardware (escrita en Verilog o VHDL) en un bitstream que configura el FPGA. El flujo incluye simulación para verificación, síntesis para convertir HDL en lógica, emplazamiento y enrutamiento para mapear la lógica sobre el FPGA físico, y análisis de temporización para asegurar que el diseño funcione a la frecuencia de reloj objetivo.

Objectives

• Listar los pasos del flujo de diseño FPGA desde la especificación hasta el bitstream
• Explicar qué hace la síntesis (HDL → netlist)
• Comprender el emplazamiento y enrutamiento y su impacto en la temporización
• Describir la simulación a nivel comportamental, post-síntesis y post-emplazamiento
• Usar restricciones de temporización para guiar las herramientas

Key Takeaways

• Flujo: HDL → Simulación → Síntesis → Emplazamiento y Enrutamiento → Bitstream
• La simulación verifica la corrección a niveles comportamental y post-emplazamiento
• La síntesis convierte HDL en una netlist de LUT, FF y primitivas
• El emplazamiento y enrutamiento mapea la netlist a los recursos físicos del FPGA
• Las restricciones de temporización guían las herramientas; holgura negativa = el diseño falla

Applications

• Xilinx/AMD Vivado: Herramienta estándar de la industria para FPGA de Xilinx.
• Intel Quartus Prime: Suite de diseño para FPGA de Intel/Altera.
• Herramientas de Código Abierto: Yosys (síntesis) + nextpnr (emplazamiento y enrutamiento) para Lattice y otros.
• Integración de IP: Núcleos de IP prediseñados (PCIe, controlador DDR) aceleran el desarrollo.

Practice Problems

Problem 1: Tu diseño compila pero la simulación muestra una salida incorrecta. ¿Dónde está el error en el flujo?

Problem 2: El informe de temporización post-enrutamiento muestra -0,5 ns de holgura en una ruta. ¿Qué significa esto?

Problem 3: La síntesis reporta 85% de utilización de LUT. ¿Es preocupante?

Problem 4: ¿Cuál es la diferencia entre la simulación comportamental y la post-enrutamiento?