Retardo de Propagación

Cada compuerta lógica tarda un tiempo finito en responder a sus entradas. Este retardo de propagación—típicamente nanosegundos—determina qué tan rápido puede operar un circuito digital. Comprender el retardo de propagación es esencial para diseñar circuitos confiables de alta velocidad y calcular frecuencias máximas de reloj.

Objectives

• Definir el retardo de propagación (tpd), tiempo de subida y tiempo de bajada
• Distinguir entre tpLH y tpHL
• Calcular el retardo total a través de compuertas en cascada
• Identificar el camino crítico en un circuito combinacional
• Leer especificaciones de temporizado en hojas de datos de CI

Key Takeaways

• Cada compuerta tiene un retardo de propagación no nulo (tpd)
• tpLH y tpHL pueden diferir; el promedio da tpd
• Camino crítico = camino de mayor retardo, establece la velocidad máxima
• El fan-out y el cableado añaden retardo
• Las especificaciones de temporizado en las hojas de datos son esenciales para el diseño

Applications

• Selección de Frecuencia de Reloj: La velocidad máxima de reloj está limitada por el retardo del camino crítico.
• Balanceo de Etapas de Pipeline: Cada etapa de pipeline debe completarse dentro de un período de reloj.
• Enlaces Seriales de Alta Velocidad: La igualación controlada de retardos asegura la integridad de la señal.
• Cierre de Temporizado en FPGA: Cumplir las restricciones de temporizado es un paso clave en el diseño de FPGA.

Practice Problems

Problem 1: Una compuerta NOT tiene tpd = 3 ns, una compuerta AND tiene tpd = 5 ns. ¿Cuál es el retardo total de NOT → AND → NOT?

Problem 2: Un circuito tiene dos caminos: Camino A a través de 4 compuertas (3+5+3+4 = 15 ns) y Camino B a través de 3 compuertas (5+5+5 = 15 ns). ¿Cuál es el retardo del camino crítico?

Problem 3: Si tpLH = 8 ns y tpHL = 12 ns, ¿cuál es el retardo de propagación promedio?

Problem 4: Un sumador de acarreo en cascada de 4 bits usa sumadores completos con un retardo de acarreo de 10 ns cada uno. ¿Cuál es el retardo en el peor caso?