Riesgos de Temporizado

Riesgos estáticos y dinámicos, glitches en circuitos combinacionales y cómo eliminarlos.

Incluso cuando la lógica es funcionalmente correcta, los retardos de propagación desiguales a través de diferentes caminos pueden causar salidas momentáneamente incorrectas llamadas glitches o riesgos. En los circuitos combinacionales, estos riesgos producen pulsos espurios breves que pueden disparar flip-flops posteriores o causar errores en el sistema. Comprender y eliminar los riesgos es esencial para un diseño libre de glitches.

Objectives

  • Definir riesgos estático-1, estático-0 y dinámicos
  • Identificar riesgos usando mapas de Karnaugh
  • Eliminar riesgos estáticos añadiendo términos redundantes
  • Comprender cuándo los riesgos importan y cuándo son inofensivos
  • Reconocer técnicas de diseño libre de riesgos

Key Takeaways

  • Los riesgos son glitches causados por retardos desiguales en los caminos, no errores lógicos
  • Riesgos estáticos: la salida debería permanecer constante pero cambia momentáneamente
  • El análisis con mapa K revela riesgos estáticos (grupos adyacentes no cubiertos)
  • Añadir términos de consenso (lógica redundante) elimina los riesgos estáticos
  • En diseños síncronos, los riesgos generalmente son inofensivos

Applications

  • Diseño de Circuitos Asíncronos: El diseño libre de riesgos es obligatorio para circuitos sin reloj.
  • Lógica de Generación de Reloj: Los glitches en los caminos de reloj pueden causar errores catastróficos de temporizado.
  • Lógica de Set/Reset: Los glitches en las entradas de latches SR causan cambios de estado inesperados.
  • Diseños Sensibles a Nivel: Los diseños basados en latches son vulnerables a riesgos durante la fase transparente.

Practice Problems

Problem 1: F = AB + A'C. Cuando A transiciona de 1→0 con B=1, C=1, ¿por qué podría ocurrir un glitch?

Problem 2: ¿Qué término añadirías a F = AB + A'C para eliminar el riesgo estático-1?

Problem 3: En un diseño completamente síncrono, ¿por qué los riesgos combinacionales generalmente son aceptables?

Problem 4: Un circuito con 3 niveles de lógica tiene caminos con retardos de 5 ns, 8 ns y 12 ns. ¿Podría esto exhibir un riesgo dinámico?